电子行业深度报告：微纳世界的建筑师：光刻技术深度解析

微纳世界的建筑师：光刻技术深度解析证券分析师：王炤杰 S0370525030002唐仁杰 S0370524080002证券研究报告电子/行业深度报告2025年7月28日行业评级：增持摘要•光刻工艺是半导体制造技术中重要组成部分，每个掩模层均需要光刻作为起始工艺点。一个具有4个金属层、0.13μm的CMOS（互补型金属氧化物半导体）集成电路制造工艺中，有474个工艺步骤，使用了超过30个掩模层，其中212个步骤与光刻曝光相关，105个步骤与使用光刻胶图像的图案转移相关。光刻的重要性不仅因掩模层的需求，更重要的是它通常决定了下一个技术节点的限制因素。对于每一个节点，最小特征尺寸（线宽/栅长）以及线距都会降低至上一个技术节点的1/√2（约70%），电路密度的降低系数为2。•逻辑芯片金属互连层较为复杂，而存储芯片（DRAM和NAND)的核心存储阵列由高度规则的线/间隔结构组成，其线宽和间距通常都被压到极限且非常均一。对于DRAM，存储单元的字线和位线通常采用最小可能的线宽以取得最大电容和最小占用面积。在逻辑和存储中，pitch的挑战有所不同。逻辑电路中最小pitch往往出现在第一层金属互连和晶体管层。例如7nm逻辑的M1线/槽pitch约为40nm。相比之下，存储阵列的pitch基本固定在单一最小值，例如DRAM字线pitch整个阵列内恒定（除了边缘过渡区），NAND平面栅极pitch也是固定值。•光刻工艺的基本流程包含旋涂光刻胶->预烘烤（前烘）->曝光->显影。但是，器件光刻工艺的前提是完成掩模版的设计及制造。光刻技术基于掩模可划分为有掩模光刻和无掩模光刻。无掩模版光刻（直写光刻技术）受限于生产效率与光刻精度等方面因素，目前还无法满足半导体产业大规模制造的需求。半导体掩模版作为集成电路生产的“母板”，其生产同样需要光刻。掩模版的制造可大体分为三块：CAM版图处理、光刻以及检测环节。掩模图形通常不是通过光罩复制得到的，而是采用直写光刻方式直接在空白掩模基板上生成图形。根据工艺节点和所需精度，直写设备包括高精度激光直写机或电子束直写机。对于较“大”的线宽（通常≥130nm的掩模最小线宽），可采用激光直写；而先进节点（130nm及以下甚至到几十纳米尺寸）由于激光衍射带来的分辨率限制，一般采用电子束直写光刻，以确保图形精度。•匀胶显影机（Track)主要实现除曝光以外的其他光刻工艺，包括光刻材料的涂布（光刻胶）、烘烤、显影、晶圆背面的清洗等功能。对于浸没式工艺的晶圆还需要增添晶圆表面的去离子水冲洗等。工艺处理部分是Track的主体，其包括增粘模块（adhesion enhancement）、热盘（hot plate）、冷盘（chill plate)（温控单元，分别负责晶圆在涂胶（Coating）和显影（Developing）工艺前后的热处理与冷却，实现烘干及冷却）、旋涂、显影等主要工艺模块。•光源是决定光刻机波长（λ）的核心要素。从I线（365nm波长）及以上波长光刻机一般使用的光源是高压汞灯。高压汞灯提供254-579nm波长的光，随后通过滤波器可以选择性的使用I线（365nm）、H线（405nm）或者G线（436nm）为光刻机提供照明光源。KrF（248nm波长）和ArF（193nm波长，包括浸没式）使用准分子激光器（excimer）作为光源。EUV光刻采用13.5nm波长的极紫外光，这种短波长的光无法由传统激光介质直接产生。当前业界采用激光等离子体光源（LPP）方案，用高功率CO₂激光脉冲反复击打高速抛射的微小锡金属液滴，在微小体积内产生高温等离子体，从中发射EUV光子。国内EUV光源发展线路包括：激光等离子体LPP路线、放电等离子体DPP路线、同步辐射/自由电子激光路线。•光刻机的成像系统是半导体光刻技术的核心，其透镜（或反射镜）决定了光刻分辨率和成像质量。193nm波段的AR膜一般采用氟化物材料体系（如MgF₂、LaF₃等）以保证低吸收和高激光损伤阈值。典型双层或多层AR镀膜可将193nm垂直入射残余反射降至0.1%以下。总之，DUV物镜以高纯石英和CaF₂透镜结合AR镀膜实现高透过率；EUV物镜则以低热膨胀镜基配合Mo/Si多层膜实现高反射，两者材料体系截然不同。•2024年，晶圆曝光设备、光刻处理设备、掩模版制造设备合计市场规模约293.67亿美元。随着2nm工艺导入，EUV光刻需求提升，2025年光刻工艺相关设备预计达312.74亿美元。随着 AI、大数据、云计算等应用爆发性增长，服务器、数据中心及存储（Servers, Data centers & Storage）市场在 2025–2030 年预计将以 9% 的年复合增长率攀升，同时半导体总销售规模有望突破1万亿美元大关。这一趋势直接拉动DRAM制程的 晶圆需求增长，特别是面向 HPC/AI 的 DRAM 产能投放显著提升，同时，先进逻辑（≤ 7 nm）持续向更高性能与更低功耗设计演进，推动每片晶圆上的图形层数不断增加。•相关公司：设备厂商，汇成真空（301392.SZ）；芯源微（688037.SH）；中科飞测（688361.SH）；芯碁微装（688630.SH）。激光源混合气，华特气体（688268.SH）；凯美特气（002549.SZ）。投影物镜/ 高精度光学件，茂莱光学（688502.SH）；福晶科技（002222.SZ）。•风险提示：光刻技术相关设备材料属于集成电路上游，周期性较强；设备折旧成本较高，产能不及预期对利润影响较大；相关产品专利权被海外巨头垄断；设备研发周期长，研发费用支出较大；先进制程催化光刻机需求，下游AI产业链进展不利影响；公司研发进度不及预期，产能爬坡较慢，毛利率下滑目录一、光刻：工艺的起点，也是节点的先决条件二、逻辑芯片光刻与存储芯片光刻差异五、曝光之外：匀胶显影六、光刻工艺的参数三、光刻flow：涂胶、烘烤、曝光、显影四、光刻“底片”：掩模版七、光刻机分类八、曝光的核心要素：波长、NA、k1九、套刻误差及量测十、光刻机市场：ASML垄断高端，先进制程、高带宽存储驱动光刻市场十一、相关公司十二：风险提示风险提示：光刻技术相关设备材料属于集成电路上游，周期性较强；设备折旧成本较高，产能不及预期对利润影响较大；相关产品专利权被海外巨头垄断；设备研发周期长，研发费用支出较大；先进制程催化光刻机需求，下游AI产业链进展不利影响；公司研发进度不及预期，产能爬坡较慢，毛利率下滑光刻：工艺的起点，也是节点的先决条件➢ 光刻工艺是半导体制造技术中重要组成部分，每个掩模层均需要光刻作为起始工艺点。一个具有4个金属层、0.13μm的CMOS（互补型金属氧化物半导体）集成电路制造工艺中，有474个工艺步骤，使用了超过30个掩模层，其中212个步骤与光刻曝光相关，105个步骤与使用光刻胶图像的图案转移相关。例如，台积电 7nm DUV工艺掩模层数增长至约87层，各掩模层均需要“曝光+显影”步骤，且根据工艺需求，如双图形化，则需要将一层金属拆成两次曝光，那么该层则需要多次曝光和图形转移。➢ 光刻的重要性不仅因掩模层的需求，更重要的是它通常决定了下一个技术节点的限制因素。对于每一个节点，最小特征尺寸（线宽/栅长）以及线距都会降低