半导体先进封装与光互联技术专题：COUPE引领光电共封装新纪元

请务必阅读正文之后的免责声明及其项下所有内容2026年06月08日半导体先进封装与光互联技术专题：COUPE引领光电共封装新纪元行业研究 · 行业专题 通信投资评级：优于大市（维持）证券分析师：熊莉021-61761067xiongli1@guosen.com.cnS0980519030002证券研究报告 | 请务必阅读正文之后的免责声明及其项下所有内容投资摘要紧凑型通用光子引擎 COUPE（Compact Universal Photonic Engine）是台积电提出的针对硅光子集成与光电共封装（CPO）的通用解决方案。该技术跳过传统的微凸块封装，直接采用 3D SoIC-X 混合键合工艺，实现光子集成电路（PIC）与电子集成电路（EIC）的原子级高密度互连。COUPE从底层打破了传统可插拔光模块在400G+速率下的电信号衰减与功耗瓶颈行业实践数据表明，在同等速率下，COUPE 较传统微凸块方案可降低40%的功耗；而在交换机系统级应用中，其可助力光互连功耗大幅降低70%。传统网络架构正加速从前面板可插拔（FPP）向共封装光学（CPO）演进。在 COUPE问世前，CPO光子引擎结构高度碎片化，面临良率、热管理与耦合损耗等多重挑战。台积电 COUPE 凭借其独家的底层制造工艺与全链路闭环的EDA生态，一举确立了其在超大算力集群高频光互连领域的底层物理标准地位。随着SerDes速率向200G/224G不断升级，极致算力需求推动COUPE技术步入快速商业化放量期。英伟达新一代800G/1.6T纯血CPO交换机（如 Quantum-X800）已率先采用该技术架构，实现网络能效 5 倍提升。此外，博通推出的 102.4 Tbps级TH6-Davisson交换机同样基于TSMC COUPE技术打造，标志着该方案已成为满足大规模AI集群横向扩展的核心标配。投资建议：目前以COUPE为代表的3D光电共封装技术正处于产业化加速落地的关键拐点。随着头部算力客户订单的持续导入，掌握极微间距三维键合设备、亚微米级主动对准设备以及具备CPO先进封装与精密无源器件制造能力的厂商将率先迎来业绩爆发。风险提示：AI发展及投资不及预期；行业竞争加剧；全球地缘政治风险；新技术发展引起产业链变迁。请务必阅读正文之后的免责声明及其项下所有内容COUPE技术的架构演进与底层工艺01CPO封测的制造流程与核心设备02产业链各环节公司布局分析03投资建议04目录请务必阅读正文之后的免责声明及其项下所有内容一、COUPE技术的架构演进与底层工艺请务必阅读正文之后的免责声明及其项下所有内容光互连的演进：从分立走向共封装传统前面板架构（FPP）存在功耗瓶颈：依赖长距离铜线传输电信号，高频信号衰减导致能耗攀升。ASE 数据表明，其光电互连功耗介于 20-30 pJ/bit 之间。平面缩距方案（OBO/NPO）降低功耗的能力有限： 缩短物理互连距离可降低功耗。将光学器件移至主板的 OBO/NPO 将功耗降至约 20 pJ/bit；平面封装方案面临工程局限：OBO/NPO 仍受限于 PCB 材质的寄生效应；早期的 2.5D 平铺式 CPO 存在封装占用面积大、光纤耦合方案各异导致良率受限等工程挑战。3D 异构集成平台重构底层架构：台积电 COUPE 平台采用垂直堆叠技术，将电子芯片（EIC）直接置于光子芯片（PIC）上方。此架构将光电互连距离缩至微米级，在物理形态上契合算力集群对低功耗、高密度布线与标准化的技术指标要求。图 1：从FPP到NPO和CPO的演进资料来源：LSOLINK公司官网，国信证券经济研究所整理表1：FPP, OPO与CPO方案对比资料来源：ASE官网，国信证券经济研究所整理解决方案类型能效带宽能力传统可插拔光模块20-30 pJ/bit最高 800G板载光学 (On-Board Optics)~20 pJ/bit最高 1.6T共封装光学 (Co-Packaged Optics)<5 pJ/bit3.2T - 6.4T请务必阅读正文之后的免责声明及其项下所有内容光电封装技术路径：从平面走向3D异质整合三种光电集成封装方案各有不同技术特点，也分别存在对应的技术短板与应用优势。2.5D 平面封装有着明显的物理距离限制。光电芯片可以按照各自适配的工艺分开制作，但两款芯片平铺布置在同一块基板上，芯片之间毫米级的传输间距，无法规避寄生效应，也不能减少信号传输延迟。单芯片一体化集成模式会出现工艺制程不匹配的问题。这种方式把光电芯片制作在同一片晶圆上，能够消除芯片间的传输距离。不过光子芯片只适合 35 纳米及以上的成熟工艺，和采用先进工艺的电芯片合并生产后，不仅会大幅抬高制造成本，还会拖累电芯片运算能力，同时降低产品生产良品率。3D 异质整合模式可以平衡工艺适配性与传输距离两大问题。借助硅穿孔、混合键合技术实现芯片垂直堆叠，既能够让光电芯片分别使用适配自身的工艺制造，还能把信号传输距离缩短到微米级别，有效降低信号传输过程中的功耗与延迟问题。图 2：从2D到3D的 EIC/PIC集成方案资料来源：IDTechEx官网，国信证券经济研究所整理请务必阅读正文之后的免责声明及其项下所有内容CPO：先进封装 - 键合工艺解析在CPO的制造流程中，垂直互连与芯片键合技术决定了信号的传输速率、模块的散热能力以及最终的物理尺寸。随着异构集成的深化，传统的互连工艺正面临严峻的物理极限，行业正加速向高密度、无凸块化的三维键合工艺演进。工艺类型互连间距 (Pitch)核心互连机制优势 局限性 混合键合 (Hybrid)< 10μm Cu-Cu 原子级键合，无凸块 低能效（pJ/bit）、高互连密度、信号损耗小。 工艺难度大，对环境洁净度要求高。 热压键合 (TCB)20~40μm 压力+热量使微凸块（μBump）融化 工艺成熟，适用于 HBM 堆叠。 焊料可能导致电迁移，热应力控制难度高。 TSV (硅通孔)10~50μm 在硅衬底穿孔填充金属 实现真正 3D 堆叠的基础，电学路径比传统打线缩短 90% 以上。 硅衬底高频损耗较大，且在高密度下存在散热挑战。 TGV (玻璃通孔)> 30μm 在玻璃基板穿孔填充金属 介电损耗更低，绝缘性好；热膨胀系数（CTE）可调，能有效缓解基板翘曲。 玻璃脆性大，激光加工成本和良率管理仍处于上升期。 图3 ：混合键合示意图资料来源：BASLER官网，国信证券经济研究所整理图4 ：TSV与TGV示意图资料来源：《Recent Progress of TGV Technology for High Performance Semiconductor Packaging》-Fig.2，国信证券经济研究所整理图5 ：热压键合示意图资料来源：Science Direct -《Wafer Bonding》-Fig.9，国信证券经济研究所整理资料来源：Google，国信证券经济研究所整理表2：混合键合，热压键合，TSV与TGV工艺对比请务必阅读正文之后的免责声明及其项下所有内容CPO：先进封装 - 耦合工艺解析耦合工艺是 CPO 制造过程里的关键环节，主要实现光纤与光子芯片的对接匹配。该工艺直接影响光信号耦合效率、器件插入损耗，也决定着模